2025 年 12 月 12 日，在刚刚落幕的国际电子器件会议（IEDM 2025）上，半导体巨头台积电首次公开证实采用互补场效应晶体管（CFET）技术的集成电路成功运行，一举发布两项行业里程碑成果 —— 全球首款全功能 101 级 3D 单片 CFET 环形振荡器（RO），以及兼具高密度与高电流特性的全球最小 6T SRAM 位单元，标志着 CFET 技术从器件级优化正式迈入电路级集成的关键阶段。
CFET 技术作为台积电寄予厚望的下一代晶体管解决方案，通过垂直堆叠 CMOS 器件的核心组件 n 沟道 FET 与 p 沟道 FET，理论上可使晶体管密度较当前最先进的纳米片 FET（NS FET）提升近一倍，为摩尔定律的持续延伸提供了核心动力。此次台积电在原有纳米片单片 CFET 工艺架构基础上，创新引入纳米片切割隔离（NCI）技术、对接接触（BCT）互连技术等关键集成特性，将栅极间距进一步压缩至 48nm 以下，成功实现反相器的交叉耦合功能，通过电学特性分析验证了 6T 位单元对器件性能与 SRAM 稳定性的显著提升作用。
本次展示的两款集成电路原型各具突破性意义：101 级环形振荡器作为逻辑电路基础，由使能 NAND 逻辑元件与 100 个反相器组成，包含 800-1000 个晶体管，工作电压覆盖 0.5V-0.95V，呈现出电压升高时振荡频率提升、波动减小的优良特性；6T SRAM 位单元则推出高密度（HD）与高电流（HC）两种类型，均通过功能验证 ——HD 型面积较同设计规则的纳米片 FET 单元缩小 30%，较 HC 型小 20%，而 HC 型的读取电流可达 HD 型的 1.7 倍。其中 HD 型 SRAM 在 0.75V 电源电压下，读取静态噪声容限达 135mV，读取电流 17.5μA，写入容限 265mV，虽未完全优化但已展现出良好的应用潜力。
台积电相关研发负责人表示，CFET 技术的研发是一个持续迭代的过程。早在 2024 年 IEDM 会议上，台积电就已展示业界首款 48nm 间距 CFET 反相器，此次成果是此前技术的重要延续与突破。除 CFET 外，台积电在二维沟道材料晶体管领域也取得进展，成功展示堆叠纳米片结构的单层 MoS₂沟道晶体管电性能，并开发出工作电压 1V、N/P 沟道器件匹配的 CMOS 反相器。未来，台积电还将聚焦互连技术创新，通过新型过孔方案、铜阻挡层优化，以及气隙金属材料、插层石墨烯等新型材料研发，进一步降低互连电阻与电容，提升器件响应速度。
CFET 技术的巨大潜力已引发行业巨头集体布局。英特尔早在 2020 年就发布 CFET 早期版本，2023 年推出采用背面供电技术的 60nm CPP 反相器，尺寸较传统 CMOS 反相器缩小 50%；三星则展示了 48nm 与 45nm CPP 的 CFET 器件，通过干法刻蚀工艺实现源漏极电气隔离，良率提升 80%，并与 IBM 研究院联合开发阶梯式沟道设计的单片堆叠式场效应晶体管。据半导体研究机构 imec 预测，随着纳米片架构面临的尺寸缩小瓶颈日益凸显，CFET 将成为突破 1 纳米节点的核心技术，预计 2032 年左右实现关键节点突破，2030 年代有望在逻辑与存储器领域实现商业化应用。
不过，CFET 技术的产业化仍面临多重挑战。台积电坦言，CFET 的垂直堆叠结构导致工艺复杂度与制造成本显著增加，结构纵横比提升带来制造难题，供电方案优化也亟待突破。行业专家指出，厂商需通过优化集成方案降低技术门槛，提前布局 EDA 工具开发适配设计变更。尽管前路漫漫，但 CFET 技术为半导体器件持续微缩提供了明确路径，其与芯粒、先进封装等技术的结合，将为高性能计算、人工智能等领域带来更强大的芯片支撑，引领全球半导体产业进入新的发展阶段。
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